Cadence高速PCB设计方案介绍

随着芯电路板级系统的设计越来越复杂，信号速率越来越高，电源功耗越来越大，产品设计高密化趋势越来越明显，设计要求的越来越严格，我们需要更加专业的PCB设计工具，通过相关工具与方法学的引入，进一步提高设计与创新能力。

Cadence PCB设计解决方案的主要优点如下。

Cadence Allegro平台提供一个经实践证明的、可扩展的、低成本高成效的PCB设计解决方案，并可根据需要自由选择基础设计工具包加可选功能的组合形式。通过约束驱动式PCB设计流程避免不必要的重复。支持以下各种规则：物理、间距、制造、装配和测试的设计（DFX）、高密度互连（HDI）、及电气约束（高速）。具有通用和统一的约束管理系统，用于创建、管理和验证从前端到后端的约束。兼容第三方应用程序的开放式环境，提高效率的同时，提供访问用其他开发工具开发的程序的入口。

1. 原理图设计

当前的电路板设计普遍需要应对低成本、高速度、高密度、小型化以及快速实现等需求的挑战，设计者需要一种方法，以更短、更具可预测性的设计周期对其设计意图进行录入。随着新标准界面、架构使用率的提高，以及设计时间的压缩，硬件设计师需要一种设计系统，能根据其方法与技术的进化需要而调整。Cadence® Allegro® Design Authoring是一种可调节的易于使用的解决方案，用于快速设计意图的创建（连通性加上高速约束），也就是俗称的原理图设计。

1.1 Allegro Design Authoring

在“基础包加功能包”产品配置中提供的Allegro Design Authoring提供了一种灵活的解决方案，能适应您不断变化的需要。Allegro Design Authoring（Base）提供了一个强大而易于使用的原理图创建环境，让你能够为自己的产品创建平铺式或层次化的电路图。它的企业级Schematic Editor完美集成了Allegro AMS Simulator、Allegro PCB SI Signal Explorer和Simulator，以及Allegro PCB Designer，使得约束驱动的PCB设计流程能用于可预测的数字、模拟、RF与混合信号设计。

High-Speed Option创建真正的设计意图，集成高速约束，连接层次化、可复用的电子约束集（ECSets）。这样约束驱动的PCB可执行流程确保从概念到生产的PCB设计周期更短、更完整而可预测。

其他产品配置包括Multi-Style Option、Team Design Option、FPGA System Planner Option和FPGA ASIC Prototyping Option以及Design Publisher Option。

优点

· 缩短创建原理图设计的时间。

· 实现电路图与PCB设计的同步进行。

· 通过可靠的、约束驱动的流程减少设计问题。

· 通过支持灵活的设计复用减少重复工作，预防错误。

· 用驱动数字、模拟和预版图信号完整性仿真器的单个电路图消除重复工作。

· 通过灵活的企业应用级“base plus options”产品配置降低总购置成本。

特色功能

电路图编辑

Allegro Design Authoring通过协作式设计方法将工作效率最大化。设计可以在工作表或模块层级上进行划分，每个设计师可以指派一个或多个模块或工作表。不管多少个设计师同时从事相同设计的不同部分都没有问题，不会彼此干扰。接着可以将多个设计阶段组合起来，然后在Allegro PCB Editor里进行布局。这种同步设计法使Allegro Design Authoring用于大型设计时的效率极高。设计师可以同时进行主板布局与电路图设计。在Allegro Design Authoring或Allegro PCB Editor里的任何变动可以周期性地合并与同步。

Allegro Design Authoring里的Schematic Editor可用来创建平铺式或层次化的设计，而无需进入“hierarchical”或“occurence”模式。它提供了一个交叉参考器，对电路图添加参考注释，实现已绘制电路图上便利的网络跟踪。你还可以用Schematic Editor迅速安放多个分立元件。例如，要安放512个与512bit总线连接的电阻器，只要将一个电阻器放在总线上，并指定需要放置512个这样的元件，Schematic Editor就会将512 btis连接到512，大大减少需要安放与展示于设计之中的图形元件的数量。

Allegro Design Authoring点对点布线器可以很容易地连接两个不同记号上端口，节省了创建电路图的时间。同理，在现有线路中的双引脚元件的自动插入，会自动产生关联的输入域输出引脚，同时跟随关联的线路名，缩短创建基本电路图的时间。

不管你是使用有几百张图纸的平铺式设计，还是有多个层次的层次化设计，Global Navigate可用于浏览设计中的任何线路或部件，只需轻点鼠标即可。Global Find与Replace窗口可用于寻找与替换设计中的部件或属性。这些都可以直接从Allegro PCB Editor或Allegro PCB SI突出显示。

可定制的规则检查

Allegro Design Authoring用Rules Checker消除了不断的设计迭代，是一种真正全面的验证工具。你可以用它执行电子设计规则检查，检验草拟标准并纠正属性名称、句法与数值。Rules Checker还包含支持下行处理的规则、扇入与扇出错误、加载错误、功耗要求或成本要求。Rules Checker会检查逻辑特性与物理特性之间的排列。此外，它还可以用于指定定制规则，确保符合您的公司或您的项目特定的设计要求。Rules Checker可以用于电路图、物理网表。它有一个规则开发与调试环境用于指定规则，而且可以在批量模式下运行，便于在企业级环境中应用。

模块设计的设计重用

多数设计是从其他设计开始的，或者重用现有设计的大部分内容。Allegro Design Authoring给你众多的重用选择，你可以为设计选择最有效的方法。旧设计、模块或整个设计的图纸都可以重用，这样会减少重复工作域错误。你可以将单张或多张图纸从一个设计复制到另一个设计，使用Import Sheet UI，或者只需在不同的设计之间复制/粘贴特殊电路。你可以重用电子约束作为模块的一部分，或者使用电子约束集（ECSets）。该技术会进一步方便你创建“重用”模块，将其放于库中，使用于其他设计，就像元件一样。来自各模块的线路连接、约束和版图也可以重用。相同的模块可以在同一个设计中使用多次，无需重命名或复制。

设计派生

利用Allegro Design Authoring中的设计派生功能，可以节省更多的时间与精力。设计派生功能使其不用为同样的基础设计创建稍有不同的版本——比如，为不同的市场提供成熟的性能等级，或者解决不同的局部要求。你可以用它推导单一基础设计的变量，指派替代的属性集到元件、线路或设计的其他组成部分。应用于基础设计的工程变更单（ECO）会自动传递到其所有的变化形态。

物料清单生成

Allegro Design Authoring让你精确控制物料清单（BOM）的生成，确保零部件清单精确满足你的需要，并包含生产所需的一切。你可以为基础设计或者其任何变化形态生成BOM，在插图编号文件中列出非电子部件，让Allegro Design Authoring将它们与电路图中的电子部件一起合并到BOM。你可以在电路图中关联电子与非电子元件（比如散热片与IC）），在BOM中显示此关系。你可以根据需要将BOM导出为ASCII文本、电子表格或HTML格式，便于发送到生厂商或其他接收者。

与PCB编辑器的结合

Allegro Design Authoring与Allegro PCB Editor的综合，使其成为所有需要提高效率的设计者们的首选电路图编辑器。前端到后端的流程会自动处理引脚、部件的回注，以及Allegro PCB Editor到Allegro Design Authoring电路图的元件交换。Allegro PCB Editor与Allegro Design Authoring之间的双向交叉探测便于你找到电路图中的元件，在Allegro PCB Editor中突出显示该元件。

为便于布局，你可以在Allegro Design Authoring电路图画面中选择元件，将元件安放到Allegro PCB Editor。你也可以将所有元件放到Allegro Design Authoring电路图页面，在Allegro PCB Editor中只需进行一个步骤的操作即可。使用设计对比功能，可以先对比电路图与电路板，然后再双向传送设计信息。通过设计关联，你可以回注终结器，绕过电容器，按照电路图直接添加到电路板。这样逻辑设计与信号完整性设计就可以同时进行。Allegro Design Authoring包含的Physical Viewer可用于查看Allegro PCB Editor。这有益于查看ECO域其他文献相关的问题。

创建元件

Allegro Design Authoring解决方案包含Part Developer，可用于元件与部件数据的创建与检查。你可以从多种类型的输入数据（csv、tabular、Mentor、Synopsys、ViewDraw等）中导入数据，Part Developer可以导出Cadence OrCAD Capture和Mentor Design Architect和View Draw格式的记号，实现单件库创建环境，可服务于多供应商混合的PCB设计流程。你可以指定属性模板，其中属性名称值对、位置、颜色域尺寸属性可以预先指定。接着该模板可直接应用于零部件，从而创建出外观与感觉都一样的部件。

高速设计

与Allegro Constraint Manager相结合，使创建设计意图更快更简单——加入了物理与电子约束，使约束的交流更可靠。将约束与电路图创建结合，可以非常高效地把握设计意图，并向下行流程进行交流，消除不必要的原型迭代风险。它还通过启用约束驱动的PCB设计流程缩短了PCB执行的过程。

类似于电子表格的系统可用于在设计数据库中捕捉所有电子约束，消除将约束域设计数据分别进行比配的需要。高级功能包括从模块自动提取、使用与覆盖约束，添加到设计中。

Constraint Manager通过多个不同的工作表提供约束，面向不同类型的电子约束。可以采取层次化的方法进行捕捉、管理与检查不同的规则。Constraint Manager可集结所有高速约束，收集信号，形成一个电子约束集（ECSet）。该ECSet接着会与全组的所有线路关联。Constraint Manager域Allegro Design Authoring和物理设计工具结合，使得逻辑设计阶段的约束更容易捕捉和管理。在设计过程中随时可以调出Constraint Manager，按顺序添加、查看与管理高速约束。因为规则被嵌入到设计中，PCB Layout Designer可以专注于优化实体版图的尺寸、可布线性与可生产性，同时软件会自动检查与工程师性能要求的一致性。

SKILL Programming

工程师可以编写SKILL程序对Allegro Design Authoring进行定制，并创建定制指令。定制程序可用于查询与修改电路图表中的设计数据。将这些程序放在公共区域中，设计团队就可以共享所有组员共同努力的成果。

PDF发布

Design Publisher Option会将Allegro Design Authoring电路图转化为内容丰富的Adobe Portable Document Format（PDF）文件，创建该设计的安全而惟一的文件形式。该PDF文件提供了层级导航，以及访问设计属性与约束，使其成为设计评测的理想选择。通过访问控制保护了知识产权（IP），你可以自己决定发布哪些设计数据用于评测。

其他用途

Allegro Design Authoring提供了其他工具，缩短了编写设计的时间：

· Part Manager跟踪部件的使用，确保该部件总是与设计数据库同步。

· 自动化目录（TOC）创建与管理加快电路图检索。

· 功率引脚信号分配将功率手动再分配的过程自动化，以及大引脚数设备通常都需要的接地线路。

· 用户定义的鼠标点击功能可从画面内部直接执行单一或多个指令，无需使用工具条、菜单或控制台。

· 功能键简化设计输入任务，将复杂或经常使用的指令分配到单个键位。

2. 模型库设计和管理工具

2.1 PCB Libralian技术

建库往往是一个繁琐、耗时的任务，需要大量的手动操作以开发和验证所需的零件。大引脚数器件，现在已经成为大多数设计的标配，尤其具有挑战性，如果不采用自动化流程，将很容易出错。 

Allegro PCB Librarian提供了一个强大的功能组合，能够快速导入和处理数据，跨多个符号分割管脚，定义电源和接地引脚的可见性。在自动管理、跟踪和保存元件版本的同时，不断记录设计差异，不需要人工干预，大大提高了在元件创建过程中的准确性。

对于可能拥有多套EDA工具的公司，PCB Librarian提供了一个单一的开发环境，支持从行业通用文件格式以及从其他EDA供应商的库数据导入/导出。通过直接导入可定制的引脚表格和引脚矩阵，元件的创建可以进一步加快。

最后，在元件创建过程中的每个阶段，实时验证和内置规则检查，可以确保原理图符号和PCB封装总是同步的。所有这些功能同时也是Allegro Design Workbench的一个组成部分，提供给需要较大规模的库设计和数据管理环境的公司。

特点/优势

· 通过集成创建和确认过程，减少时间，并优化与模型库的开发和验证相关的资源

· 提供大引脚数器件创建的简单方法，可以减少时间从几天缩短到几分钟

· 强大的图形编辑器，支持电子表格导入的方式创建自定义形状和原理图符号，确保数据的可靠性和完整性

· 同时支持通用的行业格式信息的全面和增量导入，使能元件的快速创建和更新

· 为多个供应商的原理图工具提供共同的库开发环境，其中包括Mentor Graphics公司的Design Architect和Viewdraw

· 通过元数据的支持提供了内置的版本管理

· 通过元件数据的实时和批量验证，减少错误的发生

· 与Cadence  OrCAD  Capture，Allegro PCB Designer，Allegro Package Designer和Allegro Design Workbench紧密集成。

3. PCB设计

3.1 PCB Editor技术

约束驱动式PCB设计环境

Allegro PCB Designer的核心是PCB编辑器，它是一个直观易用的约束驱动式环境，用于创建和编辑从简单到复杂的PCB，如下图所示。它具有众多特性，可解决广泛的设计和可制造性难题。

强大的平面规划和布局工具，包括可加速设计布局的布局复制功能。

强大的基于形状的推挤、紧贴交互式编辑，在建立高效互连设计环境的同时，还能实时、提醒式显示长度和时序余量。

动态覆铜能力可在布局和布线反复过程中提供实时“梨地”功能和自动愈合功能。

该PCB编辑器还能生成一整套光绘、裸板制造和测试输出数据，包括IPC2581、Gerber274x、NCdrill及各种形式的裸板测试数据。

约束管理

约束管理系统可实时显示物理规则/间距规则、高速规则及其状态（基于设计的当前状态），并且在整个设计过程的所有阶段均可提供。各工作表提供电子表格式的界面，使用户可以以分层的方式规定、管理和验证不同的规则。通过这种强大的应用，设计师们能将约束集创建为图形式拓扑，并进行编辑和查看，这些图形式拓扑可作为理想的实现策略的电子蓝图。它们一旦存在于数据库，约束即可针对受约束信号驱动布局布线过程。

约束管理系统与PCB编辑器完美集成，可随着设计过程的前进对约束进行实时验证。验证的结果以图形化显示约束是否通过（绿色表示通过，红色表示未通过）。这种方法可以让设计师立即在电子表格中看到设计过程，以及所做设计更改的影响。

平面规划与布局

PCB设计解决方案的约束和规则驱动式方法包括一套强大和灵活的、包括交互式和自动化的布局功能。在设计开始或平面规划过程中，工程师或设计师可将元件或子电路分配给特定的“区域”。可以通过元件位号、元件封装/引脚类型、相关网络名、元件号或原理图页编号对元件进行过滤和筛选。

因为组成当今电路板的元件有数千之多，精确管理至关重要。实时装配分析和反馈有助于这种管理——根据企业或EMS的规定对元件进行布局，从而帮助设计师提高效率。动态面向装配设计（DFA）驱动式布局在交互式元件布局过程中提供实时的封装和封装间距检查（见下图）。基于二维封装电子表格阵列，可以实时反馈并提供最小间隙要求。根据封装的边到边、边到端，设计师可同时布局器件，以达到最佳可布线性、可制造性及信号时序。

布局复制

Allegro PCB Designer中出色的布局复制技术使用户能够在设计中快速布局布线多个相似的电路。它使用户能够使用一个可用于设计内其他实例的已布局布线电路实例作为模板。已保存布局模板还可用于使用相似电路的其他设计。复制布局时，用户可以从顶层到底层翻转或镜像电路。当电路被从顶层移动到底层时，所有相关走线层，包括埋盲孔，都会被映射到正确的层。

显示和可视化

所有PCB Editor产品均内置三维查看器，允许通过平移、缩放、旋转对电路板某部分或复杂通道结构进行检查，减少同机械设计团队或PCB装配企业的重复工作，同时避免引入错误，如下图所示的查看效果。该三维环境支持数个过滤选项，相机视图，实心、透明、线框等图形显示选项，以及用于平移、缩放和旋转显示内容的鼠标驱动式控件。三维视图还支持复杂孔结构或电路板绝缘层部分的显示。使用命令行可打开多个显示窗口，并且可以捕获三维图像并保存成JPEG格式。

翻转电路板功能将设计围绕其Y轴“翻转”，在线路板中翻转设计数据库。这种“翻转”重新组织设计的显示方式，使原来的从顶部至底部显示变为从底部至顶部显示。对于在实验室调试电路板的硬件工程师或制造车间的装配/测试工程师来说，从CAD系统内部有一个真正的底侧视图是非常重要的。翻转电路板不仅限于查看用途，处于该模式时还能进行设计、编辑。

交互式布线功能

PCB编辑器的布线提供强大的、交互式的功能，在提供最大化布线效率的同时保持用户对全局的控制。实时的基于形状的、任何角度的推挤布线使用户可以在“推挤优先”、“hug-preferred”或“hug-only”模式间选择。动态推挤功能让交互式布线非常容易，如下图所示。

图2-4  动态推挤

在布线过程中，设计师可实时、图形化地查看对于具有高速约束的互连，还剩下多少时序裕量。交互式布线还能对具有高速长度或延迟约束的网络，实现多条网络的成组布线及交互式微调。

多线路布线

多线路布线允许用户将多条线路作为PCB上的一组快速布线。配合“紧贴轮廓”选项，该工具能帮助设计师在刚性——柔性设计的柔性部分上面布置多条线路，时间仅需数分钟而不像传统的一次一条布线的方式需要数小时来完成。紧贴轮廓选项确保布线时可以紧贴柔性设计部分的轮廓曲线，如下图所示。

PCB制造

能生成一整套光绘、裸板制造和测试数据，包括Gerber 274x、NC Drill及各种形式的裸板测试数据。更重要的是，通过包含Valor Universal Viewer的Valor ODB++接口，Cadence支持业界朝向无Gerber制造的趋势方向发展。ODB++数据格式可以创建精确可靠的制造数据，从而实现高品质的无Gerber制造。

为了适应PCB需要输出各种数据，Cadence推出支持IPC2581的数据输出格式。

3.2 高速设计

对DDR3、DDR4、PCIExpress、USB 3.0等标准化高速接口越来越多的使用，带来了一整套的实现PCB时必须遵守的约束规则。

通过其高速选件，Allegro PCB Designer可以快速、简单地实现并遵守高速接口的约束条件。

它提供多方面的电气规则，确保PCB设计符合高速接口的规范。此外，它还可以使用公式（Formulas）和扩展约束规则。

3.3 小型化

约束驱动式HDI设计流程

随着BGA引脚间距减小至1～0.8mm以下，或低于0.65或0.5mm引脚间距——用户被迫使用通过高密度互连（HDI）来实现一种表面积层PCB技术。

虽然小型化在许多细分市场未必是首要目标，但向表面积层技术的转型对扇出BGA却是必要的——特别是当它在每一侧都有三至四排引脚的时候。

Allegro PCB Designer可通过其小型化选件提供经验证的约束驱动式HDI设计流程及一套全面的设计规则，可被应用于各种类型的HDI设计，从厚模的buildup层/核心的组合到完全的buildup技术流程，例如任意层过孔技术（ALIVH）。

此外，它还包含自动添加HDI的功能，可缩短创建一个正确结构的设计的时间。

埋入式元件

缩减最终产品尺寸可通过许多不同的途径来完成。PCB设计师目前采取的一种方法是将已封装元件埋入内部各层。Allegro PCB Designer通过其小型化选件提供约束驱动式嵌入式元件布局和布线。它支持传统的直接安装，也支持新的间接安装方法。此外，它还能创建和管理各层上指定给嵌入式元件的腔体。

3.4 设计规划与布线

受总线互连支配的高度约束、高密度的设计，可能需要花费大量时间才能完成策略规划和布线。再加上当今元件的密度问题、新的信号等级，以及特定拓扑要求——也难怪传统CAD工具技术难以捕获设计师的特定布线意图并遵守意图。Global Route Environment提供捕获并遵守设计师意图的技术和方法学。通过内部互连规划架构和全局布线引擎，用户第一次便能自然地将经验和设计意图输入理解他们意图的工具。

用户可以抽取互连数据（通过内部互连规划架构），并快速收敛至一个解决方案，并使用全局布线引擎使其生效。互连抽取减少了系统必须处理的元件的数量，从可能的数万个减少到几百个，从而大幅减少了必需的手动操作。

使用抽取数据，通过提供数据和用户设计意图相关的开放区域的可视化/空间图，可加速规划和布线过程。此时布线引擎可处理布线细节，遵守既定意图，而用户无须立即可视化并处理互连问题。对当前设计工具的大幅简化，意味着用户收敛到成功互连解决方案的过程可以比以前快得多和容易得多，通过提升效率来缩短设计周期。刻蚀编辑过程中的动态泪滴大幅缩短了制造准备阶段所需的时间，如下图所示。

Allegro Interconnect Flow Planner技术允许用户通过设计规划减少层数并缩短设计周期，如下图所示。

3.5 团队协作设计

全球分布的设计团队越来越多，使缩短设计周期的难题雪上加霜。人工处理多用户问题的权宜措施非常耗时、缓慢并且容易出错。

Allegro PCB Design Partitioning技术提供一种多用户、并行式设计方法，可加快上市时间、缩短版图时间。无论团队地理距离的远近，并行工作于一个版图的多个设计师均可访问同一数据库。设计师可以将设计分为几个部分或区域，可以由设计团队的几个成员进行布线和编辑。设计既可通过软边界进行垂直分割（部分），也可以水平分割（层）。从而使各设计师均能看到所有划分的部分，并更新设计视图，监控其他用户部分的状态和进度。这种分割能大幅缩短整体设计周期并加速设计过程。

3.6 PCB Autorouter技术

PCB自动布线技术与PCB编辑器紧密集成。通过PCB Router接口，所有设计信息和约束都自动从PCB编辑器传出。布线一旦完成，所有布线信息又自动传回PCB编辑器。

设计复杂性、密度的增加和高速布线约束使人工PCB布线变得困难和耗时。复杂布线中已有的困难通过强大、自动化的技术得到了最佳解决。该强健的、经过实际验证的自动布线器包含批量布线模式，它有广泛的用户自定义布线策略控制，以及内置式自动化策略功能。

DFM规则驱动式自动布线

Allegro PCB Router内的可制造性设计功能可以大幅提高制造成品率。制造算法提供散布功能，以基于可用空间的方式自动增加导体间隙。通过重新放置导体，在导体和引脚、导体和SMD盘，以及相邻导体间产生额外空间，实现导体自动散布，帮助提高可制造性。用户在定义一系列间距值或使用默认值方面具有一定的灵活性。

可在整个布线过程添加斜角和测试点。制造算法自动使用最佳的阻断范围，从最大值开始到最小值。测试点插入功能自动添加可测试的孔或盘，作为测试点。可以在PCB的正面、反面或正反两面检测可测试孔，支持单面和clamshell测试仪。设计师有一定的灵活度，可以选择符合其制造要求的测试点插入方法学。可以“固定”测试点，避免代价昂贵的测试仪器的调整。测试点约束条件包含测试检测表面、孔尺寸、孔格栅及中心到中心最小距离。

高速约束驱动式自动布线

高速布线约束和算法可处理差分对、网络拓扑规划、时序、串扰、布线层指定，以及当今高速电路所需的特殊要求。自动布线算法可智能地处理孔周围或通过孔的布线，并自动遵守预定长度或时序条件。自动网络屏蔽用于减少对噪声敏感的网络上面的噪声。不同的设计规则可能应用到不同的设计区域，例如，用户可以在设计的互连区域指定严格的间距要求，而在其他地方指定不太严格的规则。

4. 产品介绍

4.1 PS2010 （Allegro Design Entry CIS）

Cadence的PS2010（Allegro Design Entry CIS）是一个功能强大的PCB设计输入套件，它结合了直观的界面和丰富的功能设置到一个元件信息系统（CIS）中，可以有效减少花在调查、手动输入和管理元件数据上的时间。CIS允许在一个集中的元件数据库中访问元件信息，并从公司的MRP或ERP系统中吸取数据。用户可以执行元件分类查寻，然后检索得到原理图元件、PCB封装模型（footprint）和制造商提供的器件手册，以及分销商信息等，并自动嵌入到原理图和新元件审批流程中。Allegro Design Entry CIS还包含了Allegro Physical Viewer工具，允许设计工程师查看PCB版图并带标记功能。

功能特性：

· 可在单个应用中查看并编辑多个项目。

· 可在原理图内或跨原理图通过复制和粘贴复用设计数据。

· 功能强大的综合元件库。

· 可在摆放、移动、拖拽、旋转或镜像单个元件或多个元件组合时，同时保持视觉和电气连接。

· 可通过Visual重演复杂编辑和定制设计界面。

· 兼容宏语言。

· 通过DRC和ERC（设计规则校验器和电气规则校验器）确保设计完整性。

· 可创建自定义标题栏和绘图边界，以满足最严格的规范。

· 可选择公制或英制单位的网格间距，以满足所有绘图标准。

· ODBC兼容数据库接口。

· 在SpinCircuit.com中提供可从网络访问和操作的元件数据。

· 元件验证和状态管理。

· 零时元件跟踪系统。

· 内置Seagate Crystal Report打印引擎。

· 可从单一原理图中生成无限制的组装变动报表。

· Allegro Physical Viewer可以对PCB版本执行如下命令：平移、放大和颜色设置，鼠线开或关，高亮和解除高亮，在标记层中编辑，显示元素信息，测量，搜索，报表和打印。

4.2 PS2000 （Allegro Design Authoring）

Cadence提供了完整的、可调整的应用于印刷电路板（PCB）的设计创建、管理和重用的技术。将原理图设计输入功能与广泛的仿真和电路板布局技术相结合，Cadence能够帮助用户在开始阶段抓住设计意图。不管是用于设计新的模拟电路、为现有的PCB修改原理图图表，还是设计一个带有HDL模块的数字块图表，Cadence原理图输入技术让用户可以输入、修改和检验PCB设计。这种易于使用的技术让用户能够将创造力用于设计捕捉，而不是工具操作。分层式原理图页面编辑器具有Windows的用户界面，并拥有专门面向设计输入任务和发布设计数据的功能特性。集中化的项目管理实现了原理图数据的完美交换，可以进行电路仿真、电路板布局和信号完整性分析。设计规则检查（DRC）机制有助于消除代价高昂的工程变更（ECO）。可以从原理图数据里创建出一份基本的原料单（BOM）。

4.3 PA3100（Allegro PCB Designer）

Cadence的PA3100（Allegro PCB Designer）的核心是PCB 编辑器，它是一个直观易用的约束驱动设计环境，用于创建和编辑从简单到复杂，特别高速、高密度的高规格的PCB。它具有众多特性，可解决广泛的设计和可制造性难题：

· 强大的平面规划和布局工具，包括可加速设计布局的布局复制。

· 强大的基于形状的推挤，交互式布线生成和编辑，在建立高效互连环境的同时，还能显示实时、提醒式的长度和时序余量。

· 动态形状能力可在布局和布线过程中提供实时覆铜、走线、避让和填充功能。

· 提供一整套成像工具、裸板构造和测试输出，包括Gerber274x、NCdrill、IPC2581 及各种形式的裸板测试生产文件。

4.4 PA3110 （Allegro PCB High-Speed Option）

对 DDR3、DDR4、PCIExpress、USB3.0 等标准化高级接口越来越多的使用，带来实现PCB 时必须遵守的一套约束条件。通过High-Speed Option，Allegro PCB Designer 使遵守高速接口的约束条件变得快速和容易。它提供广泛电气规则，确保PCB 设计实现符合高速接口的规范。此外，通过在现有规则上使用方程的方式或布线后数据例如实际迹线长度，它还允许用户扩展规则的设置。同时，该选件还提供了强大的自动布线功能，支持先进的传输线自动引出和线序调整，传输线延迟自动调节（AiDT）和传输线相位自动调节（AiPT），并带有独特的时序视角，使用户能够优质而且高效地完成PCB高速信号的布线和时序调节。

4.5 PA3120 （Allegro PCB Miniaturization Option）

随着BGA管脚间距减少至1mm—0.8mm以下，或低于0.65或0.5mm管脚间距——用户必须使用高密度互连（HDI）PCB技术。缩减最终产品尺寸可通过许多不同的途径来完成。PCB设计师目前采取的一种方法是将已封装部件嵌入内部各层。Allegro PCB Designer通过其Miniaturization Option提供约束驱动式嵌入式部件布局和布线。它支持传统的直接安装，也支持新的间接安装方法。此外，它还能创建和管理各层上指定给嵌入式部件的腔体。

4.6 PS3500 Allegro PCB Routing Option

PCB Routing Option与PCB编辑器紧密集成。通过PCBRouter接口，所有设计信息和约束都自动从PCB编辑器传出。布线一旦完成，所有布线信息又自动传回PCB编辑器。增加的设计复杂性、密度和高速布线约束使人工布线PCB变得困难和耗时。复杂布线中固有的困难通过强大、自动化的技术得到了最佳解决。经过实际验证的自动布线器包含批量布线模式，它有广泛的用户自定义布线策略控制，以及内置式自动化策略功能。

4.7 PA3410 Allegro(R) PCB Team Design Option 

Team Design Option（PCB 设计）技术提供一种多用户、并行式设计方法学，可加快上市时间、缩短版图时间。无论团队地理距离的远近，并行工作于一个版图的多个设计师均可访问同一数据库。设计师可以将设计分为几个部分或区域，可以由设计团队的几个成员进行版图和编辑。设计既可通过软边界进行垂直分割（部分），也可以水平分割（层）。从而使各设计师均能看到所有划分的部分，并更新设计视图，监控其他用户部分的状态和进度。这种分割能大幅缩短整体设计周期并加速设计过程。

4.8 PA3670 Allegro PCB Design Planning Option 

受总线互连支配的高度约束、高密度的设计可能需要花费大量时间才能进行有策略的规划和布线。再加上当今部件的密度问题、新的信令水平、以及特定拓扑要求，传统CAD 工具技术难以捕获Layout 工程师的特定布线规划并遵守规划。通过Design Planner option 的互连流程规划架构和全局布线引擎，用户能够将经验和设计意图输入理解他们意图的工具。

用户可以创建已抽取互连数据（通过互连流程规划架构），并快速收敛至一个解决方案，并使用全局布线引擎使其生效。互连抽取减少了系统必须处理的元件的数量——从可能的数万个减少到几百个——从而大幅减少了所必须的手动互连。

使用抽取数据，通过提供数据和用户设计规划相关的开放区域的可视化/空间图，可加速规划和布线过程。此时布线引擎可处理布线细节，遵守既定意图，而用户无需立即可视化并处理互连问题。对当前设计工具的大幅简化，大大提升缩短设计周期。

4.9 PA1220 Allegro(R) Design Publisher –XL

Allegro Design Publisher 是转换Allegro Design Authoring的原理图或Allegro PCB Editor的PCB设计图到PDF 文件的工具。转换后的原理图提供基于层次设计的查找功能；转换过的PCB图提供基于叠层走线的输出。并能把元器件的属性带到PDF中。

Cadence系统级封装设计方案介绍

Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，基板设计和硬件仿真建模, IC封装设计与仿真分析等。同时，Cadence公司还提供设计方法学服务，帮助客户优化其设计流程；提供设计外包服务，协助客户进入新的市场领域。全球知名半导体与电子系统公司均将Cadence软件作为其设计标准。

1.1 Cadence SiP Digital Architect - XL

Cadence SiP Digital Architect XL提供了使用从芯片到SiP基板到目标PCB系统的协同设计的方法进行前期设计勘探、评估和权衡的环境。它允许项目架构师和设计团队能够迅速地输入和管理SiP设计的逻辑连接，也就是通常所说的原理图设计。它的系统连接管理器（System Connectivity Manager），允许快速地捕获设计连接，包括所导入的硅片Verilog网表和提供完整的SiP设计中PCB封装模型的接口。对于混合信号设计，模拟/混合信号的子电路模块可以从Virtuoso环境中导入。基于电子表格的接口提供了一个高效的方法去创建、导入、管理和验证整个SiP系统的逻辑连接。

Cadence SiP Digital Architect  XL管理从硅片到系统级SiP的设计流程概念。它通过一个双向流程与Innovus®数字设计数据库集成以优化Co-design（协同设计）。SiP Digital Architect XL使得快速地创作系统级SiP连接模式的可行性和验证研究成为可能。这使工程师能够最大限度地提高封装的功能密度和性能，并最大限度的降低功耗。SiP Digital Architect XL同样执行芯片的IO的协同设计，在芯片、基板和系统级优化功能。

功能优点：

使用独特的电子表格环境加速连接性的创作和管理

集成Innovus数字芯片设计技术

允许快速的“假设”可行性研究，确保最大化的器件功能密度、性能、及最小化的功耗。

在设计流程的早期解决了最大化性能的设计权衡

支持双向ECO和LVS流程以实现完整的协同设计

提供IC、衬底与系统级IC的I/O填补环/阵列协同设计与优化。

允许射频和混合信号合并为层次化的子模块

1.2 Cadence SiP Layout XL

Cadence SiP Layout XL提供了一个完整的原理图驱动的封装基板布局环境，用于SiP 模块物理设计。这包括基板布局和布线，芯片、基板和系统级别上最终的连接优化，生产准备，全面的设计验证和流片。它还集成了I/O规划协同设计能力（面向数字IC）和三维晶元堆叠结构生成与编辑功能。它支持所有的封装类型，包括PGA、BGA、uBGA、芯片级封装、倒装芯片和键合芯片封装。SiP  Layout在所有相关的设计构造中管理设计元件之间的物理实现、电气和制造规则，让设计师可以对整个系统互联进行权衡和优化。完全的实时设计规则检查（DRC）可支持层压、陶瓷、及镀膜技术间各种组合的复杂和独特的要求。SiP  Layout 还支持多重腔休、复杂形状与交互式和自动化引线键合。

功能优点：

提供三维晶粒堆栈创建/编辑，以进行快速堆栈装配与优化

实现IC、底层与系统级IC的I/O填补环/阵列协同设计与连接优化

允许IC和底层间的连接分配和优化，以达到基于信号完整性和可布线性的最优/最小层使用

使用三维创建/编辑加快晶粒堆叠编辑与优化。

优化IC、基板与系统级的IC I/O电源地环/阵列协同设计与连通性。

通过优化SI特性与优化IC与基板之间布线驱动和互连分配，从而降低层数的使用。

通过倒装芯片晶粒,自动布线过孔减少冗长而耗时的手动过孔扇出。

结合交互式布线约束驱动HDI设计可以提供设计小型化、加速实现、和减少潜在的错误。

包含全面的基板DFM能力用于快速设计制造准备。

包含Cadence三维设计查看器和DRC用于精确、全面的三维引线可键合性验证、设计评估调试，以及用于组装与测试的设计文件。

1.3 Cadence SiP Layout WLCSP Option

Cadence SiP Layout WLCSP选项包与Cadence物理验证系统（PVS）相结合提供灵活的先进晶圆级芯片尺寸封装（WLCSP）设计加上工艺开发套件/规则集（PDK）驱动的设计规则检查（DRC），验证和掩模签收的新兴的基于硅晶圆的封装方法，并已通过台积电的集成扇出（InFO）工艺验证。

功能优点：

可生产并且在工艺厂家经过多次流片已经被验证过的流程

直接与PDK驱动的PVS DRC/验证集成，提供图形化设计反馈缩短流片准备时间

先进的WLCSP特有的金属创建和管理

高性能GDSII处理缩短了流片准备时间

1.4 Cadence Virtuoso SiP Architect XL

Cadence Virtuoso SiP Architect XL提供了Virtuoso 模拟电路设计环境（以及/或Virtuoso Layout Eidtor）和Cadence SiP RF Layout GXL之间的集成与全流程环境。它实现了单一的、可进行电路仿真的顶层SiP RF模块原理图的创建，包括最终SiP设计所需的RF/模拟IC。Virtuoso SiP Architect XL提供了基板嵌入射频无源器件的原理图级别的预布局定义与描述。它还对应两个主要流程：基板布局与Virtuoso 模拟电路设计环境之间的一个双向工程变更单（ECO）和设计与原理图（LVS）流程，以及一个SiP板级寄生参数提取反标回到预定义的仿真测试平台中。对于使用Virtuoso Layout Editor设计的RF/模拟IC，Virtuoso SiP Architect XL可以导出一个随时可用于设计的SiP晶粒封装描述，其中包括后晶片处理几何调整。

功能优点：

为射频 IC、SiP 射频模块基板、与嵌入的射频无源元件提供了一个单一的、顶层的Virtuoso原理图与仿真驱动的环境。

支持RF/AMS IC设计团队与SiP 射频模块布局团队之间的双向ECO和LVS流程。

通过Virtuoso顶层设计定义支持板级射频无源参数化单元（P-cell）创建。

从Virtuoso Layout Editor可以导出DIE封装,可以加快设计。

自动测试平台管理和自动从Cadence SiP RF Layout GXL将寄生参数反对标回测试平台。

直接集成了Virtuoso RF Designer全波场可以加速封装互联提取，加快设计验证

1.5 OrbitIO Planner

OrbitIO Planner对系统IO的规划过程进行了彻底的变革，在一个单一的环境中将芯片、封装和PCB板的数据统一起来，此环境中能方便的从系统全局中得到IO的放置和连接方案。统一的芯片、封装和板级模型可以快速的把数据的变化和系统同步的反馈传递给邻近的区域。通过OrbitIO Planner设计人员可以平衡走线互连和IO的分配，以此在系统实现前优化其性能、成本和可制造性，减少设计的反复和设计周期。

OrbitIO Planner典型应用：

在频域和时域内评估系统对Chip工作的影响

评估各种Bump、Pad和Power Grid的结构影响

研究on-chip和off-chip电容的影响

进行what-if的分析以改善chip和封装的性能

选择满足IC要求的封装

进行同步切换噪声的仿真

生成SPICE模型和多端口的S参数chip模型

评估带有不同off-chip模型的chip性能

在Tape-out前发现潜在的电源完整性问题，避免昂贵的改版设计

OrbitIO Planner主要优点：

单一集成化环境处理芯片-封装-板卡IO的规划

端到端的连接容易生成IO pad ring

多领域协调工作，加快研发精度和进度

支持多软件接口

国内外客户使用的情况

全球几乎90%的封装客户均采用Cadence的SIP软件进行封装设计，因此大部分的封装厂商现有的工艺规则只能支持Cadence的SIP格式，如下列出几家Cadence SIP的国内客户，方便后续SIP技术引入过程中对相关问题进行参考和交流。

国际客户

产品配置表----总表

           Cadence系统级SI、PI和EMI解决方案

随着业界领先的SI、PI和EMI仿真软件供应商Sigrity成为Cadence的一员，全新的Cadence系统级仿真解决方案，让你能够迅速优化或确认系统中信号、电源和地网络各项电气性能指标参数并进行签核，在生产前发现并改善系统设计中潜在的完整性和电磁兼容问题，并通过将仿真分析的结果通过各种方式反馈到物理设计层面，避免设计迭代和反复的发生，从而实现设计的“一次成功”。

Cadence系统级SI、PI和EMI仿真解决方案的优点如下。

首先，Cadence提供了一个经实践证明的、全面而且功能强大的系统级SI、PI和EMI仿真分析解决方案，采用专利认证的电源感知（Power-aware）技术，能够在一次仿真中同时考虑信号、电源和地网络上所存在的各种SI、PI和EMI效应，从而能够最大限度地模拟系统中可能存在的真实情况，实现以签核级（Sign-off）的仿真精度确保分析结果能够更好地转换为约束规控设计，实现设计的“一次成功”。

其次，Cadence是业界唯一一家产品涵盖了芯片、封装和电路板设计与仿真分析，提供完整设计流程解决方案的EDA供应商；Cadence所提供的先进的芯片-封装-电路板协同设计和协同仿真的方法，已经在多个客户的产品上得到了应用，帮助客户取得了成功。

再者，Cadence Sigrity系列工具拥有备受称誉的用户界面和易用性，针对各种不同的仿真分析要求或应用，选择适当的可定制工作流程，在向导化的列表式仿真步骤的指引下，逐步执行即可完成仿真的设置、运行、结果分析和输出，并带有强大的自动化后处理功能，最大程度地简化了工程师发现问题、分析问题及最后解决问题的过程，提高了仿真分析的工作效率。

最后，Cadence Sigrity系列工具具有广泛兼容第三方设计数据的开放式环境，任何主流EDA设计数据都可运用业界领先的Sigrity技术进行仿真分析。

Cadence提供了如下图所示的系统级SI、PI和EMI仿真解决方案：

第1章. 系统添置必要性

众所周知，电子系统设计的发展速度可谓是一日千里。随着电路板设计变得越来越复杂，信号速率越来越高，电源功耗越来越大，产生设计高密化趋势越来越明显，设计的要求越来越严格，以往单纯凭借工程师经验进行设计的做法已经越来越不适应现代复杂电路板系统设计的要求。工程师在设计中面临着越来越多的挑战来自于“高速”和“EMC”问题，成为制约设计师是否能够快速、正确的设计出成功的电子产品的关键瓶颈。信号完整性、电源完整性以及电磁干扰/电磁兼容分析是大家常常提到的几个概念，也是成熟电子系统设计厂商在产品开发过程中必备的工作流程，对产品的成败起到关键性作用。

传统意义上的信号完整性和电磁干扰/电磁兼容分析工具都是基于电子系统具有理想的电源和地参考平面的。然而，随着半导体器件工作时边沿速率的不断提高，这种传统意义上的分析有时就显得很不充分了，其分析结果往往与实际上的情形偏差很大。使用Cadence Sigrity软件能够将PCB系统内的各种电磁干扰计算在内，将电源和地网络噪声考虑在内（不是按照现在一般意义上的将电源和地线层认为是理想的情形），将过孔间耦合、线间耦合，以及这些耦合间的相互作用考虑在内，实现了在时域和频域上对信号完整性、电源完整性和电磁干扰/电磁兼容的分析。

当前项目开发中，一些设计项目对信号速率要求很高，一些对系统电源纹波及通流要求很高，一些对系统功耗以及散热的要求很高，有的又对电磁干扰和电磁兼容的要求很高，通过经验以及简单的公式计算已经难以有效应对上述需求，因此迫切需要专业的电磁仿真工具来帮助制定设计方案，指导并优化设计过程，并最终验证和签收设计产品，减少设计过程中的反复和迭代次数，加快产品投入运行的时间，提高设计效率。

该系统主要能够实现：

· 为PCB电子系统提供快速精确的时域和频域仿真分析；

· 进行PCB布局前和布局后电气性能仿真；

· 能够在全面考虑了SI和PI的各种影响后，给出近场和远场EMI的仿真结果；

· 从辐射的源头定量分析和抑制EMI；

· 对EMI电容进行自动优化和布局规划；

· 针对通用信号接口，特别是源同步DDRn总线设计，实现系统级电源感知（Power-aware）的信号完整性仿真分析，包括电源感知的IO建模、PCB互连通道电源地与信号耦合的网络参数模型提取，以及综合的系统级时域和频域仿真平台；

· 针对DDRn总线接口的仿真，在对信号、电源和地同时仿真的同时，实现全面的、基于JEDEC标准的自动化眼图、波形测量和后处理，可以得到更精确的信号在质量和时序（例如建立和保持时间）方面的参数；

· 生成无源的、因果性的宽带SPICE模型和S/Y/Z网络参数模型；

· 热感知（Thermal-aware）的PCB电路板的直流压降和电流密度分析；

· 电感知（Electrical-aware）的电路板设计的温度分布和热阻参数和模型分析；

· 给电源、地线和信号线抽取基于频率变化的阻抗参数和S参数；

· 执行信号、电源和地网络噪声瞬态响应与耦合分析，以及电源和地平面的谐振分析，确定PCB或IC封装的谐振响应和辐射谐波；

· 对去耦合电容的选择和布局进行自动优化，权衡电源去耦方案的性能和价格；

· 对信号、电源和地网络的三维全波有限元法SYZ网络参数提取。

第2章. 主要技术指标及性能

新的分析工具应该具备但不限于如下技术指标和性能：

信号完整性仿真分析工具

· 支持主流电脑硬件配置，并支持Windows、Linux等操作系统平台

· 具备多种EDA软件接口，可以与行业内主流设计软件(Cadence/Mentor/Altium)接口；

· 能够与Cadence Allegro PCB/SiP Layout等物理设计工具紧密结合，实现约束驱动的信号完整性设计流程；

· 支持反射分析，可进行反射，振铃，过冲等分析

· 可进行信号串扰分析；

· 支持频域插、回损及串扰分析和时域眼图分析

· 能进行同步开关噪声（SSN），数模干扰等分析；

· 能够在信号仿真中考虑电源的影响，即同时仿真损耗、散射、反射、码间干扰（ISI）、串扰（XTALK）和同步开关噪声（SSN）对信号的影响；

· 支持PCB互连线的图形化拓扑结构分析，支持传输线分析，可以得到多种互连参数；

· 支持损耗传输线效应的精确模拟，包括趋肤效应和电介质损耗效应；

· 具有良好信号完整性分析流程引导菜单；

· 具有分析结果的多种显示功能，包括但不局限于图形，列表等；

· 支持主流接口规范（如USB、PCIE、HDMI、DDRn等）的签核级验证，确认接口设计的兼容性；

· 支持多板（Multi-Board）多负载（Multi-drop）系统的信号完整性问题分析；

· 支持芯片、封装和电路板的全链路系统级信号完整性协同仿真分析；

· 支持生成HTML格式的详细仿真报表

· 支持最新的IBIS 5.0/5.1/6.0等行为级IO电路模型

· 支持S/Y/Z等网络参数、Spice、EBD、MCP等电路模型

· 支持频变有损传输线模型提取和前仿真

· 支持过孔模型的三维全波模型提取

· 支持过孔阵列的参数化扫描与优化

· 支持信号互连传输链路阻抗、串扰(NEXT/FEXT)、延时分析并颜色动态标注违反ERC规则的对象

· 支持物理设计叠层、电路参数、AMI均衡器设置等的参数扫描分析

电源完整性仿真分析工具

· 支持主流电脑硬件配置，并支持Windows、Linux等操作系统平台

· 具备多种EDA软件接口，可以与行业内主流设计软件(Cadence/Mentor/Altium)接口；

· 能够与Cadence Allegro PCB/SiP Layout等物理设计工具紧密结合，实现约束驱动的信号完整性设计流程；

· 具备分析PCB电路板中的直流压降与平面、布线、过孔、焊盘电流密度功能；

· 支持电热协同仿真功能，能够在一次仿真中同时考虑温度对电导率的影响以及焦耳热对温度的影响；

· 支持电源分配系统(PDN)的平面噪声、阻抗及谐振分析功能

· 具备去耦电容分析优化功能，能够根据成本、性能、面积等指标自动优化电源去耦方案；

· 支持电源平面阻抗（开路、短路）计算；

· 支持过孔模型设计：产生高精度的过孔模型，包括所有的去耦电容及电源平面谐振的影响；

· 支持电源平面模型设计：可提取电源分配网络的模型；

· 具有良好电源完整性分析流程引导菜单；

· 具有分析结果的多种显示功能，包括但不局限于图形，列表等。

EMI/EMC仿真分析工具

· 支持主流电脑硬件配置，并支持Windows、Linux等操作系统平台

· 具备多种EDA软件接口，可以与行业内主流设计软件(Cadence/Mentor/Altium)接口；

· 能够与Cadence Allegro PCB/SiP Layout等物理设计工具紧密结合，实现约束驱动的信号完整性设计流程；

· 支持EMI近场（电场/磁场）三维显示和基于FCC Class-A/B的远场辐射测量

· 支持EMI辐射模式矢量图显示

· 支持EMI近场测量坐标和远场坐标（距离/高度/角度）设置

· 支持基于IBIS模型的时域（Time-domain）和基于频域（Frequency-domain）的EMI/EMC仿真

· 支持近场辐射场数据导出

· 提供基于辐射源头，全面考虑了信号、电源和地网络上所存在的各种SI和PI效应的情况下，系统板级和芯片封装级近场和远场辐射的电磁干扰/电磁兼容分析功能。

· 支持选择辐射的传输线和电路板边缘进行EMI问题的定位；时域和频域的EMI分析；三维近场EMC显示和辐射热点显示；三维近场仿真结果导出；FCC远场辐射标准的对比；三维远场辐射生成等。

第3章. 系统组成和配置

本次购置的系统组成如下（按照“产品号: 产品名”格式排列）：

· PA5700: Allegro Sigrity SI Base

· SIGR915: Allegro Sigrity Power-Aware SI Option

· SIGR935: Allegro Sigrity System Serial Link Option

· PA5800: Allegro Sigrity PI Base

· SIGR925: Allegro Sigrity Power Integrity Signoff and Optimization Option

· SIGR945: Allegro Sigrity Package  Assessment and Extraction Option

· SIGR726: Allegro Sigrity On-chip ExcitePI Extraction

PCB信号、电源完整性仿真分析系统

其中，PA5700、SIGR915和SIGR935主要用于信号完整性和电磁干扰/电磁兼容分析，而PA5800和SIGR925主要用于电源完整性分析。

PA5700: Allegro(R) Sigrity SI Base

Allegro Sigrity SI Base是Allegro Sigrity SI系列工具的基础平台，它支持Allegro / SiP Layout实现工具，包含了原先SiP Digital SI和Allegro PCB SI的基础功能，并为Allegro Sigrity SI的各个功能包提供接口。Allegro Sigrity SI Base集成了基础的Cadence Allegro PCB和IC封装设计、编辑和布线技术，并提供布板前和布板后高级的信号完整性分析。在设计周期的早期，允许以假设分析方式进行设计探索，设置更精确的设计约束规则，并减少设计迭代。

Allegro Sigrity SI Base可以直接对Allegro PCB和IC封装设计数据库进行读写，以集成快速而精确的分析结果。它提供了一个基于SPICE的仿真器，一个植入的场求解器，用于两维和三维结构的提取。它支持晶体管级和行为级IO建模，包括电源感知的IBIS模型创建。对于常见的总线架构，它即支持在布板前进行迭代比较，也支持在布板后对所有相关信号进行综合分析。

功能特点：

· 执行各式各样的信号完整性分析

· 减少设计错误，提高一次成功的可能性

· 在设计流程的早期，快速地设计精确的约束规则和拓扑

· 通过方案空间探索，提高产品的性能

· 支持多GHz信号的建模和测试

· 从信号拓扑提取S参数

· 生成估算串扰表格以提高设计效率

· 直接在Allegro PCB和IC封装设计界面下支持布板后验针分析

· 支持器件模型创建、修改和验证

· 验证多板和硅片-封装-电路板信号路径

SIGR915: Allegro Sigrity Power-Aware SI Option

Allegro Sigrity SI Base的Allegro Sigrity Power-Aware SI Option功能包提供了一个高速源同步并行总线（例如DDR3和DDR4）完整分析解决方案。通过集成业界领先的Sigrity技术，此功能包能够提取集合了信号、电源和地的网络特性参数。时域仿真可以直接在电路板/封装上执行，或是在基于模型的模块化的仿真环境中执行，从而分析与显示整个系统时序上同步开关噪声的影响。

Allegro Sigrity Power-Aware SI Option功能包包含了一系列的Sigrity工具，包括行为级模型（IBIS 6.0）的建模工具T2B，互连模型的提取工具PowerSI和3D-EM，电源感知的并行总线分析（SystemSI-PBA）、宽带模型转换工具Broadband SPICE以及板级通用信号完整性分析工具SPEED2000，并生成对比业界标准的仿真结果报告，以确定时序是否满足。

功能特点：

· 基于设计版图的提取和仿真环境，能够处理大型的互连结构，仿真信号转换与电源和地波动之间的影响

· 模块化的环境可以对复杂的芯片-封装-电路板并联总线接口进行建模，并通过模型连接协议（MCP）连接每一个模块，执行智能化总线仿真，采集所有需要的数据以判决时序裕量

· 提供一个电源感知的混合求解器提取引擎，支持提取包含完整耦合的信号拓扑与电源供给网络（PDN）的S参数

· 提供一个全波三维求解器，对印刷电路板（PCB）和IC封装的精细结构提取高频互连模型

· 提供一个支持S参数查看、检查、调整和宽带SPICE模型转化的模型工具

· 提供一个晶体管级模型转换器，支持将SPICE模型转换成IBIS6.0电源感知的行为级IO模型

· 支持包括Cadence SiP和Allegro在内，Mentor Graphics 的Boardstation、Expedition、PowerPCB和ICX 等工具，以及Zuken CR5000, Visula, CADstar Altium Protel, P-CAD等物理版图设计工具。

SIGR935: Allegro Sigrity System Serial Link Option

Allegro Sigrity SI Base的Allegro Sigrity Serial Link Analysis Option功能包提供了一个多吉比特高速串行链路（如PCIe 3.0, USB 3.1）分析的完整解决方案。通过集成业界领先的Sigrity技术，此功能包能够预测复杂串行链路的比特误码率（BER），包括对IBIS-AMI格式的自适应SerDes均衡化的建模。

Allegro Sigrity Serial Link Analysis Option功能包包含了一系列的Sigrity工具，包括行为级模型（IBIS 6.0）的建模工具T2B，互连模型的提取工具PowerSI和3D-EM，串行链路总线分析（SystemSI-SLA）以及宽带模型转换工具Broadband SPICE，并生成对比业界标准的仿真结果报告，以确定链路是否兼容规范要求。

功能特点：

· 提供一个晶体管级模型转换器，支持将IO晶体管级SPICE模型转换成行为级IO模型，去除在多吉比特仿真时对第三方仿真器的需求

· 提供一个电源感知的混合求解器提取引擎，支持提取包含完整耦合的信号拓扑与电源供给网络（PDN）的S参数

· 提供一个全波三维求解器，对印刷电路板（PCB）和IC封装的精细结构提取高频互连模型

· 提供一个支持S参数查看、检查、调整和宽带SPICE模型转化的模型工具

· 模块化的环境可以对复杂的芯片-封装-电路板串行连接通道进行建模，并通过模型连接协议（MCP）连接每一个模块，支持IBIS-AMI模型，执行高容量通道仿真和误码率（BER）分析

· 支持PAM3和PAM4编码，支持25G或更高码率的信号分析

· 针对当今最流行的串行连接标准，进行仿真结果的电气兼容性检查

· 支持包括Cadence SiP和Allegro在内，Mentor Graphics 的Boardstation、Expedition、PowerPCB和ICX 等工具，以及Zuken CR5000, Visula, CADstar Altium Protel, P-CAD等物理版图设计工具。

PA5800: Allegro Sigrity PI Base

Allegro Sigrity PI Base是Allegro Sigrity PI解决方案的基本产品，提供对Allegro/SiP设计实现工具的支持，可以直接读写.brd、.mcm和.sip文件。Allegro/SiP设计工具的用户客户通过Change Editor切换到此工具，或是直接启动此工具。它简单易用，将设计和分析集成在一起，基于PI分析的结果即时对设计做出改变。PI CSets（电源完整性约束规则集）用于将去耦电容和对应的元件关联在一起并引导布局以发挥最大去耦效益。通过这个基本产品，Sigrity工具可以被启动（当软件授权有效时），设计数据库将自动传递到Sigrity分析工具中并完成配置。在这个集成的环境中，PI专家可以修改设计，并在先进的Sigrity PI工具中重新分析（当软件授权有效时），并将改进的设计保存为本地副本。

SIGR925: Allegro Sigrity Power Integrity Signoff and Optimization Option

Allegro Sigrity Power Integrity Signoff and Optimization Option提供了一个IC封装和电路板的签核级精度的交流和直流电源分析的完整解决方案。要运行任何该功能包的工具，PI Base的授权也必须签出。本功能包中的工具支持S参数模型的提取以及为整个IC封装和PCB设计提供了强大的频域仿真；帮助设计者实现高效的DC（直流）签核，并具备电/热协同仿真，以最大限度地提高精度；帮助设计团队平衡电路板和IC封装的去耦电容的成本和性能。与PI Base集成允许使用这些分析工具的用户能够修改设计，并重新在先进的Sigrity PI工具中分析，并将改进的设计保存为本地副本。

SIGR925（Allegro Sigrity Power Integrity Signoff and Optimization Option）可以针对封装基板和电路板各种物理结构进行三维建模，包括键合丝、过孔、走线、焊球、微凸点和金属形状等，仿真和分析电源和地网络上的直流压降和电流密度等直流效应；也可通过专利技术自动优化电容的成本、数目、种类和面积以实现最佳电源交流性能，并提供业界首创的约束驱动的去耦设计流程，能够将仿真分析所得的去耦方案转换为约束规则指导物理设计；还可以提取包含两端口直流电阻、多端口电阻网络、单端口或多端口交流阻抗等在内电源分配网络模型，通过假设分析或自动优化的方式实现电源平面模型的设计。

SIGR925产品支持电热协同仿真，能在执行仿真时考虑温度对电导率的影响以及焦耳热对温度的影响，并自动迭代直至收敛，从而得到更精确的直流仿真结果和热仿真结果。它也支持JEDEC封装热参数等行业标准模型的输出。

功能特点：

· 提取电路板级和封装级电源网络与信号网络的阻抗（Z）参数及散射（S）参数，为精确分析电源和信号的性能提供依据；

· 分析电路板和封装基板上任意位置的谐振特性，找出系统在实际工作时电源平面上的谐振及波动特性，为电源的覆铜方式及去耦电容的放置位置提供依据。

· 直流压降分析，找到板上器件实际工作时得到的电压，通过调整器件布局或者优化感应线的位置，进行快速的DRC检查并消除过压和欠压风险；

· 平面电流密度分析，定位电流分布的热点区域，高阻抗的布线瓶颈区域，优化这些电流密度过大区域的局部电路设计；

· 过孔电流分析，在改善散热条件的同时确保通过各过孔的电流不超标；

· 平面功率密度分析，把握PCB平面各个位置上单位面积的具体功率分布，并可将该数据导出进行后续的热分析；

· 实际功耗分析，得到板上任意位置的实际功率消耗，指导板上器件的合理布局。

· 采用专利算法，自动进行去耦电容之于电源阻抗性能的最低成本优化、最佳PI性能优化、最小面积优化、最小电容数目优化等；

· 支持包括IC芯片，封装和PCB板级在内的系统级优化；

· 可以自动评估布局布线前去耦电容的放置方案；

· 可以自动评估不同EMI电容方案下的电源平面在不同空间位置下的谐振；

· 信号、电源和地网络的三维全波有限元法网络参数提取；

· 支持包括Cadence SiP和Allegro在内，Mentor Graphics 的Boardstation、Expedition、PowerPCB和ICX 等工具，以及Zuken CR5000, Visula, CADstar Altium Protel, P-CAD等物理版图设计工具。

SIGR945: Allegro Sigrity Package Assessment and Extraction Option

SIGR945 （Allegro Sigrity Package Assessment and Extraction Option）提供了一个对芯片封装进行参数提取和评估的完整解决方案。通过集成业界领先的Sigrity技术，提供了完备的芯片封装和SIP系统级封装的寄生参数提取功能，支持包括引线键合、倒装芯片（FlipChip）、引线框架、堆叠/平铺芯片和封装堆叠（POP）等在内的各种封装类型，支持对封装中的键合丝、过孔、走线、焊球、微凸点和金属形状等物理结构进行建模，并支持多种标准格式模型文件的输出。它提供了一个封装评估引擎，允许快速侦测封装设计实体的潜在问题。它还提供了一个全波三维求解器，可以对 IC封装的精细结构提取高带宽高精度互连模型。

功能特点：

· 产生耦合的标准IBIS RLGC电路模型；

· 产生Pi-或T-电路格式的一阶SPICE RLGC模型；

· 支持宽带的多阶SPICE电路模型提取，大大提高时域仿真的效率和收敛性； 

· 封装模型电性能评估和图形化显示能力帮助用户快速评估潜在的设计风险并加以避免； 

· 支持单芯片或多芯片封装(MCP)设计，如Flip-chip, Wirebond, BGA以及Leadframe

· 支持全封装或有限网络的电路模型提取

· 灵活的Pin-Group选项使用户可自由掌握模型规模；支持完整封装设计的全模型提取，支持无源器件模型的自由链接； 

· 专利的混合引擎算法比同类工具的RLC模型提取通常快10倍以上； 

· 集成静态、准静态以及全波三维算法引擎，保证其精确的模型提取能力 

· 界面友好，易于使用，尤其适用用封装设计人员和新手；

· 广泛的IC封装和系统级封装(SiP)支持接口 

· 灵活的2D/3D显示模式， 表格化的结果输出和打印； 

· 通用的spice电路仿真平台，支持时域、频域、直流的电路仿真

· 芯片-封装-系统联合的直流压降分析

· 支持Cadence Voltus提供的Chip Power Model文件

· 支持封装-PCB的电热仿真，仿真芯片结温

· 提取封装的热阻参数，分析封装的散热性能

· 自动添加Jedec热阻测试标准PCB

· 支持Cadence Voltus提供的Power Map功耗模型

· 支持2.5D/3D-IC的电热仿真

SIGR726: XcitePI Extraction

XcitePI是专业、高效的芯片金属互连层的模型提取和电气性能评估工具。XcitePI通过读取GDS文件或者LEF/DEF文件导入芯片金属互连层的layout信息，自动在Device和Bump位置添加端口，提取芯片金属层的RLCK模型用于实现完整的端到端的系统级仿真，同时也支持对金属层电气性能进行快速的评估，帮助工程师排查电源/地/信号网络的电气性能风险点、分析片上电容的滤波效果、确保信号网络的传输延时一致性。

功能特点：

· 提取全芯片PDN网络的分布式SPICE电路模型，进行芯片-封装-PCB的系统级电源完整性仿真分析

· 提取高速串行、并行总线的带电源地耦合的片上信号网络寄生参数SPICE电路模型，进行芯片-封装-PCB的系统级Power-aware信号完整性仿真分析

· 支持MCP模型互连协议，方便片上寄生参数模型与封装及IBIS模型互连

· 支持2.5D/3D IC芯片结构（如TSV）模型提取，全芯片模型包含TSV结构寄生参数

· 对潜在的芯片性能热点区域进行可视化显示

· 评估和验证片上去耦电容的放置和实现方案

· 对片上去耦、BUMP、PAD及过孔大小位置等参数进行假定（What-if）分析

第4章. 选用工具的功能和特点

1.  EMI/EMC 解决方案（Speed2000,PowerSI）

随着系统速率的提高，不仅仅是高速数字信号的时序、信号完整性问题突出，同时因系统中高速数字信号产生的电磁干扰及电源完整性造成的EMC问题也非常突出。高速数字信号产生的电磁干扰不仅会造成系统内部的严重互扰，降低系统的抗干扰能力，同时也会向外空间产生很强的电磁辐射，引起系统的电磁辐射发射严重超过EMC标准，使得产品不能通过EMC标准认证，特别是随着国内外各种EMC标准的强制执行，产品的EMC问题越来越受到研发人员的关注。

Sigrity关注于PCB板级和封装的EMI/EMC特性， 进行EMC分析，从根本上解决PCB/Package 表层走线与电源/地平面波动板边辐射作为EMI辐射源的问题。其具有以下特点：

1) 设置简单，向导式的设计过程

2) 快速定位是否可能存在EMC问题并且在结果中可以分别定义各个走线，板边的辐射，便于找到原因

3) 业界唯一一款时频域结合求解EMI工具，结合IBIS、SPICE等波形模拟产品实际工作状态下的辐射。特有的一个平台下时域EMC分析功能

4) 近场分析功能， 3D结果显示与近场场强热点（Hot-Spots）区域显示。

5) 远场分析功能， 以及FCC标准检查，结合FCC标准判别远场辐射量级，查出强辐射频率点。 也可以客户化定义标准。

2. 系统/板级SI仿真解决方案（SystemSI, SPEED2000，T2B，BBS）

SystemSI分为Serial Link Analysis和Parallel Bus Analysis两个模块。

2.1. SystemSI Serial Link Analysis

SystemSI Serial Link Analysis提供了一个复杂的环境进行高速串行通道的准确评估，从而确保IC封装和PCB设计的稳定性。芯片制造商可以使用Serial Link Analysis来创建IBIS AMI（算法建模接口）发送端和接收端的模型。封装和主板部门可以使用Serial Link Analysis来预测总体的误码率（BER）并判断抖动和噪声是否在指定的容限内。Serial Link Analysis提供了卓越的准确性和操作的方便性。

SystemSI Serial Link Analysis典型应用：

Ø 全通道的频域S参数分析，可提取从Tx到Rx的整个链路的SDD/SDC/SCD/SCC差模网络参数，可提取通道的阶跃、冲激响应

Ø 提取通道时域分析的眼图轮廓，可灵活定义眼图模板，允许用户灵活设置链路中间节点作为时域波形观察点，可保存时域波形

Ø 统计分析可输出3D/2D的误码率/噪声浴盆曲线， 3D眼图概率密度分布, 2D统计眼图等

Ø 模块敏感度分析， 基于归一化指标给出各个模块对噪声、抖动的贡献值

Ø 完整的输出链路仿真报告，包括参数设置，波形路径、眼图、浴盆曲线等

Ø 通过总线扫描功能高效的分析多个串行通道

Ø 利用通道仿真模板和AMI模型来进行快速仿真

Ø 仿真数据后处理及自动生成报告

SystemSI Serial Link Analysis主要优点：

Ø 向导式、模块化的系统拓扑编辑界面，简单易用，用户可快速搭建单通道、多通道串扰分析和复杂的背板分析系统

Ø 完全支持最新的IBIS-AMI算法模型

Ø 自带丰富的AMI模型库，如FFE, DFE/ CDR, CTF等

Ø 支持AMI模型的高级应用，如多AMI模型级联、多通道中继Repeater等。工具内嵌相应模板

Ø 可提供灵活的多层次的AMI建模服务

Ø 全面的抖动/噪声分析，可灵活设置随机、器件、周期抖动/噪声，频率偏移，占空比扰动等

Ø 灵活的参数扫描分析，可快速扫描抖动/噪声设置， 均衡器参数，通道模型，子电路模型参数等

Ø 自带高速串行工业标准设计接口包（包括SFP+, HDMI, PCI-e等），可快速评估特定串行链路性能

Ø 支持Pre-layout分析，可自定义传输线模型参数，层叠设计，参数扫描等

Ø 支持3D full-wave的Via模型提取

Ø 支持非理想电源地网络

Ø 仿真数据后处理及自动生成报告

2.2. SystemSI Parallel Bus Analysis

SystemSI Parallel Bus Analysis提供了一个源同步系统（如DDR2/DDR3/DDR4， LPDDR2/LPDDR3/LPDDR4）的系统级分析环境，从而确保设计的信号质量与时序满足要求。SystemSI – PBA通过创建模块化的总线拓扑，并加载总线拓扑上各个模块的电路模型，在指定的激励下，进行全面的系统级频域和时域分析。其加载的电路模型来自于Cadence Sigrity的其它工具，如T2B、BroadBand SPICE、PowerSI、3D-EM、XcitePI、XtractIM和SPEED2000，也可以是第三方提供的同类模型。用户可以使用SystemSI – PBA II来预测时序裕量是否在指定的容限内。SystemSI – PBA II能够同时考虑信号完整性和电源完整性，同时仿真分析反射、串扰、码间干扰（ISI）和同步开关噪声的影响，并提供便捷而强大的图形输出和后处理功能，为DDRx的仿真提供了卓越的准确性和操作的方便性。

SystemSI Parallel Bus Analysis典型应用：

Ø 准确输出各信号的波形，包括反射、ISI、串扰、SSN等现象

Ø 完整的输出链路仿真报告，包括参数设置，过冲、眼图质量、时序等

Ø 支持全通道的频域S参数分析，可提取从Tx到Rx的整个链路的SDD/SDC/SCD/SCC差模网络参数，

Ø 可提取各信号通道的频率响应曲线

Ø 可提取通道时域分析的眼图轮廓，可灵活定义眼图模板

SystemSI Parallel Bus Analysis主要优点：

Ø 向导式、模块化的系统拓扑编辑界面，简单易用，用户可快速搭建不同拓扑的并行通道分析系统

Ø 支持power-aware ‘BIRD95’ IBIS、transistor、IBIS、SPICE、Touchstone、BNP syntax模型

Ø 支持非理想电源地网络

Ø 支持Pre-layout分析，可自定义传输线模型参数，层叠设计等

Ø 全面准确模拟仿真中关心的反射、ISI、串扰、SSN等现象

Ø 内部集成基于JEDEC标准的测量方法，输出各信号的过冲、眼图质量、时序等报告

2.3. System Explorer

System Explorer是一个通用的电路分析工具，可用于各种系统级、板级、封装级的时域和频域仿真，如信号、电源的DC/AC/瞬态等常见仿真。

System Explorer典型应用：

Ø 低速信号的眼图和波形、串扰仿真分析

Ø 高速信号的Pre-layout仿真分析

Ø 电源直流压降分析

Ø 电源瞬态噪声分析

Ø S参数、SPICE电路交流分析（回损、插损、串扰）

Ø S参数级联

Ø IBIS模型质量校验

System Explorer主要优点：

Ø 向导式、模块化的系统拓扑编辑界面，简单易用，用户可快速搭建不同拓扑的并行通道分析系统

Ø 自带常见电路模型元件库(T-line, IO, Terminator, RLC, Via， VRM等)

Ø 自带常见激励信号模型(Sine, PWL, Pulse 等)，参数可调

Ø 支持GUI化模型互连协议定义，简化了模型互连

Ø 支持Pre-layout分析，可自定义传输线模型参数，层叠设计等

Ø 支持任意S参数级联，无端口数限制

2.4. SPEED2000

SPEED2000是用于分析和设计高速电子系统的通用时域工具软件包。软件使用特别高效的专利仿真技术进行多层电源地间的三维电磁场仿真。SPEED2000真实地再现实际系统中的电源地网络，考虑封装和印刷电路板中的各种电磁效应，包括电源地之间的波动（同步开关噪声），过孔和走线之间的耦合，以及电路和封装间的交互作用。SPEED2000不仅可以显示电压和电流随时间的变化，而且可以显示电压和电流在空间的变化，以此直观地告诉设计者，噪声是怎样产生的，如何传递的，以及噪声是否在容限范围之内。

SPEED2000 的主要功能：

Ø 分析各种PCB/封装的时域性能

– 时域波形通过PCB/封装互连之后的畸变

– 时域串扰

– 时域反射

– 时域震荡

– 时域电源地噪声

– 电源地噪声的三维分布

– EMI辐射分析

SPEED2000主要优点：

Ø 集成多种针对性仿真流程，结合流程化操作界面，用户只需根据界面提示就可轻松完成仿真任务

Ø 完全基于当前产品设计结构、器件模型进行求解

Ø 基于非理想电源地的算法，准确模拟SSN等现象

Ø 支持任意激励波形、任意测试点位置、TDR/TDT等方式模拟产品工作及测试仪器

Ø 通过加载IBIS、SPICE等模型结合当前产品的物理设计，模拟当前产品的实际工作状态和辐射强度

Ø 内部集成EMC测试标准，方便对远场、近场辐射进行判断，进而找到当前设计的强辐射频率及区域

Ø 电源网络和地网络当作非理想的情况来处理，考虑的是非理想的信号返回路径，准确模拟SSN等复杂SI/PI问题；

Ø 业界唯一一款时频域结合求解EMI工具，将IBIS、SPICE等模型产生波形来模拟产品实际工作状态下的EMI；

Ø 物理封装/PCB的自动merge功能，结合Die模型直接做全系统级分析的时域仿真工具；

Ø TDR/TDT流程模拟仪器测试条件，便于分析信号、阻抗质量；

Ø 信号线的阻抗分布检查、等长检查、耦合检查；

Ø 流程化的操作界面和简洁的菜单，易学易用。

2.5. T2B

T2B是实现晶体管级模型(SPICE)到行为级模型(IBIS)的转换工具。使用T2B转换得到的IBIS模型，可以在数小时内精确和高效地完成原来使用SPICE模型时需要数天的仿真。T2B可以导出IBIS 3.2、4.2、5.0和6.0版本，还可以导出Sigrity推出的精度更高的IBIS-plus模型。T2B转换得到的模型，可以用于进行精确的系统级仿真，随着高速接口技术的快速发展，，这已经成为非常关键的仿真需求。晶体管级模型仿真耗时非常长，而传统的IBIS模型的精度不够，都不能有效完成如SSO这种电源分布效应影响非常重要的仿真。利用T2B生成的Power-aware的行为级模型，配合Sigrity的SPEED2000、SystemSI或者HSPICE兼容的仿真引擎进行系统级仿真，可以在保证仿真精度的同时最好的提高仿真效率。

T2B典型应用：

Ø 转换晶体管级模型为高精度行为级模型 

Ø 自动生成IBIS 3.2、4.2、5.0、6.0版本模型以及Sigrity推出的精度更高的IBIS-plus模型

Ø 支持Spice, Hspice及Spectre网表

Ø 显著地改善系统级协同仿真的效率和规模 

Ø 定位信号完整性和电源完整性问题的根因，验证修改结果 

Ø 得到的模型可以配合Sigrity的SystemSI和SPEED2000进行整组总线的仿真 

Ø 提高使用HSPICE和其它第三方仿真引擎的仿真结果的精度 

Ø 内置行为级模型和原晶体管模型时域仿真对比的验证模块 

Ø 支持实际的芯片-封装-PCB的协同仿真流程 

T2B主要优点：

Ø 唯一可以自动生成IBIS 5.0 power-aware模型的工具 

Ø 是Sigrity完整的信号完整性和电源完整性系列工具的组成部分

Ø 精确的模型验证已内置到软件的模型转换流程 

Ø 设置界面和IBIS模型格式非常接近，高度自动化并且易于使用

Ø 包含了所有IBIS BIRD95/BIRD98的power-aware的效应 

Ø 高效的配合Sigrity SPEED2000和SystemSI的仿真流程

2.6. Broadband SPICE

Broadband SPICE是实现频域模型到快速准确的时域模型转换的最有效的桥梁。Broadband SPICE可用于建模、仿真、RF器件的描述、IC封装、PCB、电缆和接插件等。Broadband SPICE可以把一个复杂的网络参数转换为一个紧凑的SPICE等效电路模型。只需要一个按钮就可以完成此操作，得到的电路模型SPEED2000，HSPICE或其他SPICE兼容的仿真工具中。

Broadband SPICE典型应用：

Ø 将网络参数转换成SPICE等效电路

Ø 在SPEED2000，HSPICE或其他时域仿真工具中使用PowerSI的结果

Ø 提供紧凑的宏模型

Ø 简化S参数仿真结果和测量结果的使用

Ø 改善SPICE仿真的收敛性

Ø 模型转换时具有宽带的准确性

Ø 利用black-box电路模型增加仿真数量

Ø 在频域和时域中均支持SSO的分析

Broadband SPICE主要优点：

Ø 一键生成用于HSPICE和通用SPICE仿真的模型 、有理函数模型(RFM)

Ø 简化对S参数数据的使用 

Ø 提供紧凑而精确的模型，改善SPICE仿真的收敛性和仿真速度 

Ø 交互式设置和检查，保证数据严格的无源性 

Ø 根据S参数的复杂程度，自动判断等效电路的拓扑和阶数 

Ø 支持Touchstone格式和Sigrity的BNP格式数据

3. 电源完整性与信号模型提取解决方案(PowerSI)

PowerSI可以为先进的集成电路(IC)封装及印刷电路板(PCB)提供快速、准确的全波电分析。PowerSI对电子系统在频域中进行分析，非常适用于对集成电路的封装或印刷电路板进行整体电磁分析。PowerSI使用了Sigrity公司独特的专利分析技术，在对平面上的分割、槽，多层电源/地结构，大量的通孔和走线等具体结构并在提取精确模型时使用了自适应的数值网格技术。

PowerSI的主要功能:

Ø 提取PCB板级和封装级电源网络与信号网络的阻抗（Z）参数及散射（S）参数，为精确分析电源和信号的性能提供依据

Ø 分析板上任意位置的谐振特性，找出系统在实际工作时电源平面上的谐振及波动特性，为电源的覆铜方式及去耦电容的放置位置提供依据

Ø 分析整板远场和近场的EMI/EMC性能，为解决板级的EMI/EMC问题提供依据

PowerSI 主要优点：

Ø 业界唯一的仿真引擎自动去检测优化高密过孔算法，大大提高了仿真的精度；

Ø 支持从0Hz开始的全频模型段S/Y/Z网络参数提取，并通过强制S参数因果性和无源性选项，改善时域仿真结果的收敛性；自适应扫频方式，增强的低频仿真精度

Ø 电源网络和地网络当作非理想的情况来处理，考虑的是非理想的信号返回路径，准确提取SSN等复杂SI/PI问题

Ø 提取PCB板级和封装级电源网络与信号网络的阻抗（Z）参数及散射（S）参数，找出关键的谐振频率点分布，为精确分析电源和信号的性能提供依据；

Ø 分析板上任意位置的空间波动特性，为评估电源的覆铜方式及确定去耦电容的放置位置提供依据；

Ø 分析PCB的本征谐振模式，为分析PCB本身的结构特性提供依据；

Ø 分析整板远场和近场的EMI/EMC性能，为解决板级的EMI/EMC问题提供依据；

Ø 信号线的阻抗分布检查、等长检查、耦合检查。 

4. 三维全波模型提取(3D-EM)

3D-EM是针对封装和PCB设计的基于三维全波有限元算法的模型提取工具。3D-EM和PowerSI共享界面，仿真设置简单易用。3D-EM采用全三维的全波有限元算法，并且支持自适应的网格剖分技术，保证仿真结果的精确性，使用于对封装和PCB关键信号走线、过孔的精细建模。由于采用了先进的KMOR算法，3D-EM求解网格边界条件非常快，通常仿真速度比同类工具快一个数量级。

3D-EM的主要功能特点:

Ø 和PowerSI共享界面，仿真设置简单易用

Ø 精确提取封装和PCB关键信号的S参数模型

Ø 支持近场和远场的EMI/EMC分析

Ø 支持自适应网格剖分计算

Ø 先进的KMOR算法，求解网格边界条件速度比同类工具快一个数量级

Ø 特有的cut-and-stitch流程，极大的提高了长链路的仿真效率

Ø 支持静态的电容求解算法和准静态的电感求解算法

Ø 支持3D引擎和混合引擎联合仿真

Ø 支持2端口器件的RLC模型

Ø 支持2端口器件的S参数模型

Ø 支持Wave Port

Ø 支持conformal outer box

Ø 支持PEC/PEM/ABC的边界条件

Ø 支持多核多CPU并行计算

Ø 支持多机分布式计算

Ø Port Wizard自动创建Port

Ø 特有的Port Group功能

5. 电源去耦自动优化解决方案（OptimizePI)

OptimizePI是业界第一个也是目前为止唯一一个能够综合考虑PDS性能和成本的解决方案。它应用Sigrity专利的电磁分析和优化算法可以使PCB板或IC封装PDS网络的性能或成本达到最优。它还是一个高度自动化的工具，它可以帮助设计人员自动地在合适的位置放置合适容值的去耦电容，来确保产品设计以最低的成本或最小的面积满足电源分配系统（PDS）的性能目标，优化电源平面谐振，或者在不增加电容种类的情况下实现最佳的PI、EMI性能。OptimizePI的应用对象包括PCB和IC封装设计，根据不同优化目标，OptimizePI能给出一系列去耦电容的放置方案，由用户从中挑出最理想的方案。

OptimizePI有以下主要功能：

Ø 进行保持PI性能不变情况下的最低成本设计

Ø 进行基于现有电容种类情况下的最佳PI性能设计

Ø 找到对系统PI性能影响最小的电容序列

Ø 进行保持PI性能不变情况下的最小面积设计

Ø 针对不同电容的容值波动，得到系统阻抗的波动统计范围

Ø 进行What-if的分析，动态评估PDS性能和成本的关系

Ø 进行包括IC芯片、封装和PCB板级在内的系统级性能/成本优化

Ø 评估布局布线前去耦电容的放置方案

Ø 自动化流程选择和放置去耦电容，减小产品中去耦电容的过设计

Ø 创建最低成本、最佳性能、电容效果最小和面积最小等典型应用下的去耦电容放置表

Ø 观察每种优化方案中去耦电容在PCB中的实际放置情况以及各电容位置的环路电感

Ø 优化电源系统EMC性能

减小去耦电容的过设计

用OptimizePI通常可以节省15％到50％的成本，对那些去耦电容很多以及板子产量特别大的设计来说效果最为明显。成本的节省主要是通过减少去耦电容的数目和采用价格更低的电容来实现的。然而一些半导体供应商可能会向用户推荐使用足够数量的去耦电容，但是这常常会导致过设计。OptimizePI则可以帮助用户减小这部分过设计从而获得更大的市场优势。

保证PDS的性能

OptimizePI是在确保了PDS性能不变的基础上实现了成本的降低。Sigrity的优化过程考虑了去耦电容的类型、元器件的成本以及放置位置等各种因素对PDS系统的影响。OptimizePI建议的方案是所有可行设计方案中性价比最佳的方案，性能的计算依据的是全部频率点上所有阻抗观测点位置总体PDS的性能。此外，还可以分别指定各关键器件的性能指标以及指定具体的频段来进行优化。

如果希望实现最佳性能，并且原有电容种类和PCB总成本均保持不变，则可以根据优化结果中的性能Vs成本曲线来挑选一个平均阻抗比最小的设计方案。

OptimizePI主要优点：

Ø 在保证PDS设计性能的情况下量化出可以节省的电容成本 

Ø 特有的自动分析电源设计性能vs电容成本的流程

Ø 直接从主流的PCB和封装的layout文件中导入设计数据

Ø 基于Sigrity的专利算法引擎，仿真精度和可靠性经过业界大量应用的验证 

Ø PDS设计性能直观和交互式的显示界面 

Ø 流程化界面，方便地设置前仿真、后仿真、EMI电容优化流程 

Ø 支持PCB+封装的大规模的复杂系统级仿真 

6. 电热协同仿真解决方案(PowerDC)

PowerDC在进行直流分析时可以同时考虑电-热之间的相互影响，仿真结果更精确。PowerDC能对IC封装和PCB板提供快速准确的直流分析和电热协同分析。PowerDC提供了一个step-by-step的工作流程来发现隐含的直流压降问题、电流密度问题、热可靠性问题。这些问题可能导致系统故障并带来额外的产品成本。PowerDC能够快速的给出分析结果，同时带有感应线优化和DRC检查等高级功能。分析结果可以导出用于其他相关分析。

在电性能的功率分析部分，其具体包含以下主要功能：

Ø 直流压降分析，找到板上器件实际工作时得到的电压，通过调整器件布局或者优化感应线的位置，进行快速的DRC检查并消除过压和欠压风险；

Ø 平面电流密度分析，定位电流分布的热点区域，高阻抗的布线瓶颈区域，优化这些电流密度过大区域的局部电路设计；

Ø 过孔电流分析，在改善散热条件的同时确保通过各过孔的电流不超标；

Ø 平面功率密度分析，把握PCB平面各个位置上单位面积的具体功率分布，并可将该数据导出进行后续的热分析；

Ø 实际功耗分析，得到板上任意位置的实际功率消耗，指导板上器件的合理布局。

在热性能的热分析部分，具体具备以下功能：

Ø 在三维结构模型中考虑电流发热对温度的影响（焦耳热）；

Ø 考虑温度改变对导体电导率、器件功耗的影响（电热协同仿真）

Ø 考虑器件发热的影响

Ø 基于JEDEC标准提取热阻参数

Ø 模拟强迫散热、真空状态或自然散热等各种情况；

Ø 模拟一些典型应用散热器的影响。

PowerDC的主要优点：

Ø 为PCB设计或IC封装设计提供高精度的制造前（交货前）的性能和规则检查分析。

Ø 执行预布局阶段和布局后的各种“What-if” IP Drop分析，以得到优化设计。

Ø 在多个关键器件位置上快速准确找出有IR Drop和电压分布问题的位置。

Ø 对IR Drop敏感的器件的布局位置进行优化。

Ø 准确分析电流密度分布和定位出电流分布和热分布的“热点”区域。

Ø 优化出关键VRM电源感应线的位置。

Ø 找出整个系统中复杂的电源/地线网络中的通路电阻和环路电阻。

Ø 找出系统中高电阻的电源/地线网络的走线。

Ø 为整个系统提供决定性的IR Drop分析。Power DC PCB要分析IR Drop的一些PCB数据的情形。

Ø 自动进行电热协同分析，工具会自动将电流强度作为热传导分析的输入条件，或将温度变化作为直流压降分析的输入条件，反复叠代直至收敛。Sigrity提供的电热共同设计的技术流程，是全世界第一套也是唯一一个紧密结合且自动化的单一电热共同设计软件，以协助封装和PCB工程师有效的满足电子封装和PCB日益严格的电性能和热性能要求。

Ø 仿真模型非常精细。电热共同设计能提供封装内每一过孔、焊球、芯片焊球及金线的温度。每一过孔,焊球,晶片焊球及金线都详细模拟，基板每一叠层都有各自模型，可以考虑材料特性随温度的变化，能加入散热片。

7. 封装电路建模与分析解决方案(XtractIM)

XtractIM是一款专门针对IC封装的宽带模型提取工具。XtractIM能够生成标准的IBIS格式和SPICE子电路格式的封装模型。提取出的模型可以是各引脚或各网络的RLC网表，可以是带耦合参数的矩阵，也可以是Pi/T型SPICE子电路。XtractIM生成的模型可以用来评估封装模型电性能的好坏，也可用于系统级的SI和PI的仿真。XtractIM除了比其他类似的工具仿真速度快很多之外，得到的封装模型还具有更高的精度和更宽的频带。XtractIM还可以提供基于Pin或基于Net的封装电气性能评估，帮助客户快速检查封装电气性能、定位设计缺陷，避免设计风险。

XtractIM 典型应用：

Ø 提取封装设计中全部网络或部分网络的模型

Ø 生成BGA、SiP和Leadframe的封装模型

Ø 支持Wirebond和Flipchip等各种封装形式

Ø 生成封装的标准IBIS模型（可分析各网络间的耦合效应）

Ø 生成封装的RLGC电路模型（可得到非对称的Pi或T型电路）

Ø 生成的宽带电路模型具有全波仿真的精度

Ø 基于Net的电源/地的环路电感分析

Ø 基于Pin的电源/地的电阻和环路电感分析

Ø 分析信号布线的阻抗连续性和耦合

XtractIM 主要优点：

Ø 与Cadence APD/SiP封装设计工具完全集成

Ø 设置和使用非常简单 

Ø RLC提取方式比同类工具快一个数量级以上 

Ø 包含的全波求解器可以得到最精度的模型 

Ø 支持各种IC封装和SiP封装类型，业界最广 

Ø 第一个可视化的封装性能评估工具，帮助用户迅速找到潜在设计风险点 

Ø 灵活的pin grouping选项用于得到不同的模型 

Ø 整个封装的模型提取，包括封装上的无源器件 

Ø 准确的包含信号-电源-地网络之间的耦合信息，多种等效拓扑结构(包括非对称的Pi型和T型等效电路) 

Ø 完整的宽频解决方案，全波求解精度经过大量用户的验证 

Ø 可用于时域仿真的紧凑的宽带模型(约S参数模型2%的体积) 

Ø 支持丰富的EDA layout格式，从Cadence APD/SiP以及AutoCAD数据一键导入

Ø 灵活的2D/3D界面，图形化以及表格式的仿真结果汇总